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64 x 64 módulo interno da exposição de diodo emissor de luz da cor completa dos pixéis P2.5 P3 P4 sem usar o cabo de fita

64 x 64 módulo interno da exposição de diodo emissor de luz da cor completa dos pixéis P2.5 P3 P4 sem usar o cabo de fita

    • 64 x 64 Pixels P2.5 P3 P4 Indoor full color LED display module without using the ribbon cable
    • 64 x 64 Pixels P2.5 P3 P4 Indoor full color LED display module without using the ribbon cable
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    Detalhes do produto:

    Lugar de origem: China
    Marca: Leeman
    Certificação: UL CE ROHS ISO2000 ETL SGS SAA Fcc EMC
    Número do modelo: Painel do diodo emissor de luz do RGB do PH3

    Condições de Pagamento e Envio:

    Quantidade de ordem mínima: 1 unidade ou 1 PCS
    Preço: Negotiation (Good price)
    Detalhes da embalagem: caixa da caixa ou caso de madeira
    Tempo de entrega: 1-3 dias de trabalho
    Termos de pagamento: L/C, T/T, Western Union, Paypal, cartão de crédito, MoneyGram, VISTO, MasterCard, dinheiro
    Habilidade da fonte: 50.000 unidades pelo mês
    Entre em contacto agora
    Descrição de produto detalhada
    Tamanho do módulo: 160x160 ou 320x160 ou 256x256 ou 192x192 ou 256x128 Resolução: 32x32 pixéis dos pixéis 64x32
    Brilho: Mais do que 2500nits Tensão de entrada: DC5V
    Tipo da varredura: 1/2 ou 1/4 ou 1/8 ou 1/16 ou 1/32Scan taxa fresca: ≥ 2400Hz
    Tipo de LED: SMD2121 SMD3528 SMD3535 SMD2727 SMD5050 MTTF: >100.000 horas

    64 x 64 módulo interno da exposição de diodo emissor de luz da cor completa dos pixéis P2.5 P3 P4 sem usar o cabo de fita

    64 x 64 módulo interno da exposição de diodo emissor de luz da cor completa dos pixéis P2.5 P3 P4 sem usar o cabo de fita

    Meu projeto mais atrasado usa um preto de BeagleBone e um Xilinx 6 LX9 espartanos FPGA para conduzir uma matriz do diodo emissor de luz de 32×32 RGB.

     

     

    Este projeto deixa-me indicar testes padrões frescos e interessantes em uma matriz do diodo emissor de luz de 32×32 RGB. Aquela é o diodo emissor de luz 1024 do RGB ou 3072 microplaquetas individuais do diodo emissor de luz que precisam de ser controlados! Um pouco do que a tentativa de controlar todo o diodo emissor de luz no software somente ou usando uma das unidades programáveis do tempo real do BBB (PRU), eu decidi usar o processador central para gerar os testes padrões e para usar FPGA para segurar a tarefa resistente de refrescar o diodo emissor de luz.

    Usar FPGA para refrescar o diodo emissor de luz deixa-me com o quase 100% do processador central de BBB disponível para gerar testes padrões e deixa-me executar uma cor de 12 bocados em uma taxa de refrescamento de 200Hz. Um 200Hz refresca a taxa não tem nenhuma cintilação perceptível e impede que as linhas de varredura mostrem ao fotografar ou ao filmar o painel. Uma aplicação típica do software da cor de 12 bocados usando o PRU para refrescar os painéis refresca somente em 50 a 60Hz.

    Tendo o processador central livre para computar testes padrões um pouco do que refresca a exposição deixa-me gerar alguns testes padrões um pouco complicados que de outra maneira não puderam ser possíveis. Agora o teste padrão o mais complicado e o mais interessante está dando laços sem emenda no ruído de Perlin mas outros vários testes padrões abstratos, GIFs animado, texto, etc., podem ser indicados.

    O ruído sem emenda dando laços de Perlin que corre 1024 nos pixéis 50Hz exige 102.400 por segundo dos cálculos do ruído de 3D Perlin. Usando a matemática da vírgula flutuante sem a otimização de compilador, isto queima-se rapidamente através dos ciclos do processador central de BBB. Tive eu tentei refrescar o painel usando um processador encaixado pequeno tal como um Arduino, eu não mandaria a largura de banda do processador central disponível a calcular este teste padrão complicado e refrescar a exposição.

     

    Para construir este projeto, eu usei uma placa conservada em estoque do SOC do preto de BeagleBone, uma placa de ValentFX LogiBone FPGA com um Xilinx 6 LX9 espartanos FPGA, um painel do diodo emissor de luz de 32×32 RGB de SparkFun, e alguns fios de ligação em ponte da robótica de Pololu. A placa de LogiBone FPGA era uma beta unidade adquirida com sua campanha de Kickstarter. Para construir e simular FPGA, eu usei as ferramentas livres de Xilinx WebPack. Estando livres, as ferramentas de Xilinx WebPack permitem hobbyists (ou qualquer um projetos pequenos de construção) simular, sintetizam-nos, traçam-nos, e lugar e código de rota para um grupo seleto dos dispositivos de Xilinx.

    Falando da simulação, faça-a! Muito o primeiro arquivo que do bocado eu carreguei na placa de FPGA funcionou muito a primeira vez eu a carreguei salvo que eu tive uma imagem invertida na exposição de alimentar os dados do RGB na exposição da direita para a esquerda em vez de esquerda para a direita. Eu inverti a ordem, corri um outro sim, e construí um outro Bingo da divisória. Em segundo tentativa. Perfeição.

    Depois que construindo tudo e conseguindo tudo trabalhar, eu fiz uma demonstração video curto do projeto, escreveu um curso completo em como qualquer um com um preto de BeagleBone, uma placa de LogiBone FPGA, e um painel do diodo emissor de luz pode replicate resultados, a seguir transferiu arquivos pela rede todo o código e arquivos exigidos ao github. Estão abaixo as relações ao código, ao curso, e ao vídeo.

    Introdução

    Neste projeto, nós conectamos painel de um diodo emissor de luz de SparkFun ou de Adafruit 32x32 RGB a uma placa do preto de BeagleBone que usa o Xilinx 6 LX9 espartanos FPGA na placa de LogiBone FPGA. O hardware para este projeto é sinais de dados relativamente fáceis da construção-apenas 16 conecta o painel do diodo emissor de luz à placa de LogiBone FPGA. A complexidade deste projeto encontra-se na maior parte no RTL e no software.

     

    64 x 64 módulo interno da exposição de diodo emissor de luz da cor completa dos pixéis P2.5 P3 P4 sem usar o cabo de fita

    A figura 1. painel do diodo emissor de luz do RGB com um teste padrão aleatório do twinkling conectado à placa de LogiBone FPGA e alguma outra amostra almofadam imagens.

    Hardware exigido

    Os seguintes artigos do hardware são exigidos:

    • Painel do diodo emissor de luz de SparkFun ou de Adafruit 32x32 RGB
      Este painel contém o diodo emissor de luz 1024 do RGB arranjado em uma matriz 32x32. As colunas são conduzidas usando grupos múltiplos de registros de deslocamento e as fileiras são conduzidas, duas fileiras de cada vez, usando um decodificador de endereço do bocado 4. O painel é conduzido no 1/16th ciclo de dever e deve continuamente ser refrescado para indicar uma imagem.

    • BeagleBone enegrece a placa de processador central com a fonte de alimentação de USB ou de +5VDC
      Você precisará uma placa de processador central do preto de BeagleBone e uma fonte de alimentação de +5VDC para ela. Você pode usar um cabo de USB para pôr a placa de seu computador ou de um adaptador do poder de USB ou para usar um +5VDC separado, identificação de 2.1mm., adaptador centro-positivo da C.A.

    • Placa de LogiBone FPGA
      A placa de FPGA contém um Xilinx 6 LX9 espartanos FPGA. FPGA contém 32 ram do bloco 18kbit. Nós usaremos duas das ram do bloco como amortecedores de quadro para guardar os valores do pixel do RGB a ser indicados no painel. Os dois conectores PMOD-compatíveis de Digilent serão usados para conectar ao painel do diodo emissor de luz.

    • Placa de fios de ligação em ponte ou de adaptador da PMOD-à-exposição para conectar FPGA à exposição
      Inicialmente, eu usei fios de ligação em ponte homem-à-fêmeas para conectar o painel. Isto permitiu que eu conectasse a placa de LogiBone FPGA diretamente ao painel de exposição do diodo emissor de luz sem usar o cabo de fita incluído com a exposição. Se você tem somente fios de ligação em ponte do homem-à-homem, você precisará de usar o cabo de fita de 16 posições incluído com a exposição como um adaptador para conectar aos pinos masculinos na extremidade da exposição dos fios de ligação em ponte.
      Uma solução muito mais limpa, a longo prazo é usar esta placa e o cabo de fita de 16 posições incluído com o painel do diodo emissor de luz para fazer a conexão da placa de LogiBone FPGA ao conector da entrada da exposição. Eu igualmente usei fios e os alojamentos terminais precrimped para conectar FPGA e para almofadá-lo junto. Eu não gostei desta solução porque os fios terminais precrimped, quando instalado em um conector do alojamento 2x8, exigido demasiada força para introduzir em e remover do conector dos dados da exposição.

    • fonte de alimentação de +3.3V, 2.0A substantivo, pico 4.0A
      Durante a operação normal, a exposição tirará no máximo sobre 2A da corrente. Se você “para” o refrescamento com um teste padrão todo-branco indicado, as duas fileiras que são iluminadas tirarão sobre 3.8A. Um 3.3V pequeno, fonte de alimentação do desktop 3.0A tal como esta do gato será suficiente durante a operação normal. Você precisará de fornecer seu cabo de alimentação de ownIEC60320 C13 ao uso com este adaptador.
      Estes painéis podem igualmente ser corridos de +5V em vez de 3.3V. Você obterá uns verdes mais brilhantes, uns azuis mais brilhantes, e brancos menos-vermelhos se conduzido de +5V em vez de +3.3V. Você igualmente puxará aproximadamente 15% mais atual e uso aproximadamente 65% mais poder em +5V em vez de +3.3V. Se você usa uma fonte de +5V, seja extremamente cuidadoso não conectar acidentalmente a placa de LogiBone FPGA ao conector de saída da exposição.

    • Adaptador fêmea do jaque do tambor da C.C. (opcional)
      Um adaptador fêmea do jaque do tambor da C.C. facilitará conectando o painel à fonte de alimentação muito. Se você não tem um adaptador, você pode sempre cortar, emendar, soldar, e psiquiatra do calor as conexões entre a fonte de alimentação e o painel conduzido.

    Software exigido

    • Construção conservada em estoque de ValentFX LogiBone Ubuntu com o módulo e o logi_loader do núcleo de LogiBone logibone__dm.ko
      Transfira e siga as instruções para instalar aqui a imagem de LogiBone Ubuntu do defeito em um cartão do SD.
    • Software de Xilinx ISE WebPack
      Se você quer construir o arquivo do bocado de FPGA você mesmo ou personalizar o Verilog para conduzir mais painéis ou para adicionar a outra funcionalidade feita sob encomenda (tal como um co-processador a ajudar a computar testes padrões difíceis do pixel), você precisará de transferir e instalar o software de Xilinx ISE WebPack. As instruções estão aqui. Se você quer somente usar o arquivo do bocado de FPGA do defeito, você pode saltar instalando o software de Xilinx ISE WebPack.
    • Repositório de GIT do painel do diodo emissor de luz do vale
      Finalmente, você precisará de clonar meu repositório de GIT em http://github.com/bikerglen/beagle a seu preto de BeagleBone. Este repositório contém o código fonte de Verilog para FPGA, um arquivo do bocado do prebuilt, e o código fonte de C++ para indicar alguns testes padrões da demonstração no painel. As instruções para transferir ou clonar e usar o repositório são apresentadas mais tarde.

    Teoria da operação

    Este sistema tem três componentes principais: o painel do diodo emissor de luz, o código de FPGA, e o código de C++. Deixe-nos examinar em detalhe cada um destes três componentes principais.

    O painel do diodo emissor de luz

    Hardware do painel do diodo emissor de luz

    O painel do diodo emissor de luz contém o diodo emissor de luz 1024 do RGB arranjado em uma matriz de 32 fileiras e de 32 colunas. Cada diodo emissor de luz do RGB contém as microplaquetas vermelhas, verdes, e azuis separadas do diodo emissor de luz montadas junto em um único pacote. A exposição é subdividida horizontalmente em duas metades. A metade superior consiste em 32 colunas e em 16 fileiras. A metade inferior igualmente consiste em 32 colunas e em 16 fileiras.

    As colunas da exposição são conduzidas por um grupo de motoristas e as fileiras da exposição são conduzidas por um outro grupo de motoristas. Para iluminar um diodo emissor de luz, os motoristas para a coluna e a fileira para esse diodo emissor de luz devem ser girados sobre. Para mudar a cor de um diodo emissor de luz, o vermelhos, o verdes, e primeiras ordens em cada pacote do diodo emissor de luz são controlados individualmente e têm seus próprios motoristas da coluna. Figura 2 abaixo é uma representação esquemática da organização do motorista da coluna e da fileira da exposição.

     

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    Figura 2. coluna do painel do diodo emissor de luz do RGB e organização do motorista da fileira.

    O painel contém seis grupos de motoristas da coluna; três para a metade superior da exposição e três para a parte inferior. Cada motorista tem 32 saídas. Os três motoristas para a parte superior da exposição conduzem o vermelho, verde, e primeiras ordens em cada um das 32 colunas do diodo emissor de luz nas fileiras 0 15 do painel. Os três motoristas para a parte inferior da exposição conduzem o vermelho, verde, e primeiras ordens em cada um das 32 colunas do diodo emissor de luz nas fileiras 16 31 do painel.

    Cada um dos motoristas tem uma entrada de dados de série, uma entrada anulando, um registro de deslocamento, e um registro paralelo da saída como mostrado abaixo em figura 3. Os dados atuais na entrada de dados de série são deslocados no registro de deslocamento usando o sinal de SCLK. Depois que uma fileira inteira dos dados foi deslocada dentro ao registro de deslocamento, o sinal da TRAVA está usado transferir a fileira de dados do pixel do registro de deslocamento no registro paralelo da saída. Se um bocado no registro da saída é um ‘1" e a entrada anulando deasserted, o motorista para essa coluna estará permitido; se não, o motorista será desligado. Os dados são deslocados da borda direita da exposição à borda esquerda da exposição. Ou seja o primeiro bocado deslocado dentro será indicado na borda esquerda da exposição e o último bocado deslocado dentro será indicado à direita.

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    Figura 3. operação do motorista da coluna para as saídas vermelhas das colunas da entrada e da parte-metade de dados R0. Há dois mais destes registros de deslocamento na parte superior da exposição para as colunas verdes e azuis da parte-metade e três mais na parte inferior para as meias colunas vermelhas, verdes, e azuis inferiores.

    Os motoristas vermelhos, verdes, e azuis da coluna para a metade superior da exposição são unidos respectivamente às entradas de dados R0, G0, e B0. Os motoristas vermelhos, verdes, e azuis da coluna para a metade inferior da exposição são unidos respectivamente às entradas de dados R1, G1, e B1. Todos os seis dos motoristas de 32 bits compartilham de SCLK comum, de TRAVA, e de sinais VAZIOS.

    As fileiras são conduzidas usando quatro bocados do endereço e um decodificador de endereço. A entrada do endereço do quatro-bocado aos motoristas da fileira é descodificada e os dois motoristas da fileira que correspondem a esse endereço serão girados sobre. Quando A [3:0] é 0, enfileira 0 e 16 da exposição são giradas sobre. Quando A [3:0] é 1, enfileira 1 e 17 da exposição são giradas sobre. Este teste padrão continua até que A [3:0] esteja 15 e enfileira 15 e 31 é girado sobre.

    Além do que a fileira e a lógica e os motoristas da coluna, a exposição tem uma entrada anulando. Esta entrada é conectada muito provavelmente aos motoristas da coluna. Quando o sinal anulando é afirmado, todos os pixéis estão desligados e a exposição será preta. Quando o sinal anulando deasserted, as fileiras e as colunas endereçadas estarão conduzidas e os pixéis correspondentes serão iluminados. Para indicar uma imagem sem cintilação e formação da imagem, todos estes sinais devem ser usados e corretamente arranjado em sequência ao conduzir o painel.

    Conduzindo o painel

    A exposição é multiplexada e tem um 1/16th ciclo de dever. Isto significa que não mais de uma fileira fora dos 16 ao meio superior da exposição e uma fileira fora dos 16 ao meio inferior da exposição estão iluminadas nunca imediatamente. Além disso, um diodo emissor de luz pode somente ser de ligar/desligar. Se a fileira e a coluna para um diodo emissor de luz são giradas sobre, o diodo emissor de luz estará iluminado; se não, o diodo emissor de luz estará.

    Para indicar uma imagem, o painel inteiro do diodo emissor de luz deve ser feito a varredura rapidamente bastante de modo que pareça indicar uma imagem contínua sem cintilar. Para indicar cores diferentes e níveis diferentes do brilho, o brilho das microplaquetas vermelhas, verdes, e azuis do diodo emissor de luz dentro de cada pacote do diodo emissor de luz deve ser ajustado variando a quantidade de tempo que cada microplaqueta do diodo emissor de luz é de ligar/desligar dentro de um único refresca o ciclo.

    O processo básico usado para refrescar a exposição ao usar uma cor de três bocado-por-pixéis (um bocado para o vermelho; um bocado para o verde; e um bocado para o azul) é o seguinte:

    1. Desloque os dados do pixel para a fileira 0 nos motoristas superiores da coluna e os dados do pixel para a fileira 16 nos motoristas inferiores da coluna que usam entradas de dados R0, G0, B0, R1, G1, e B1 e o sinal de pulso de disparo do deslocamento de SCLK.
    2. Afirme o sinal anulando anular a exposição.
    3. Ajuste o endereço entrado a 0.
    4. Trave os índices dos registros de deslocamento dos motoristas da coluna nos registros da saída dos motoristas da coluna usando o sinal da TRAVA.
    5. Deassert o sinal anulando indicar as fileiras 0 e 16.
    6. Espere alguma quantidade de tempo fixa.
    7. Repita o processo para cada um dos pares de fileiras na exposição.
    8. Repita o todo o processo pelo menos por segundo de 100 a 200 vezes para impedir a cintilação.

    O processo acima usa um bocado pela cor do diodo emissor de luz. Isto dar-lhe-á oito cores possíveis: preto; as cores preliminares vermelhas, verdes, e azul; as cores secundárias cianas, magentas, e amarelo; e branco.

    Para indicar mais cores e brilho nivela a técnica acima é alterada para usar a modulação codificada binário. Na modulação codificada binário, cada pixel é controlado usando mais do que um único bocado pela cor pelo pixel. A quantidade de tempo cada microplaqueta vermelha, verde, e azul do diodo emissor de luz é é variada sobre então proporcionalmente aos valores vermelhos do pixel, verdes, e azuis.

    Na modulação codificada binário, o seguinte processo é executado para refrescar a exposição:

    1. Desloque o bocado zero de valores vermelhos de cada pixel, verdes, e azuis para as fileiras 0 e 16 nos motoristas da coluna.
    2. Afirme o sinal anulando anular a exposição.
    3. Ajuste o endereço entrado a 0.
    4. Trave os índices dos registros de deslocamento dos motoristas da coluna nos registros da saída dos motoristas da coluna usando o sinal da TRAVA.
    5. Deassert o sinal anulando indicar as fileiras 0 e 16.
    6. Espere alguma quantidade de tempo, N.
    7. Repita o processo acima para a ordem mais alta seguinte mordida de dados da cor na mesma fileira. Em etapa 6, espere duas vezes o tempo de atraso precedente. Repita este processo para cada bocado de dados da cor, dobrando o tempo de atraso após ter indicado cada bocado sucessivo.
    8. Repita o processo acima para cada um dos pares de fileiras na exposição.
    9. Repita o todo o processo pelo menos por segundo de 100 a 200 vezes para impedir a cintilação.

    Note que em aplicações reais, o processo de deslocar os dados do pixel nos registros de deslocamento em etapa 1 está feito geralmente durante o tempo de espera em etapa 6.

    A exposição global que escurece pode ser executada variando a quantidade de tempo que o sinal anulando é afirmado ou deasserted dentro do período de tempo da espera, o N. por exemplo, afirmando o sinal anulando 25% cedo conduzirá a uma exposição com um brilho de 75% em vez de 100%. Note que durante o escurecimento global, o tempo de espera próprio não está encurtado nem não está alongado; somente o sinal anulando é alterado ser afirmado mais cedo do que normalmente seria.

    FPGA

    FPGA conecta o software da geração do teste padrão de C++ que corre no processador central do preto de BeagleBone ao painel do diodo emissor de luz. FPGA faz o levantamento pesado exigido para refrescar o painel inteiro do diodo emissor de luz aproximadamente 200 por segundo das épocas. Isto sae do processador central do preto de BeagleBone livre gerar os testes padrões e executar outras tarefas.

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    Figura 4. diagrama de bloco do sistema que inclui um diagrama de bloco dos blocos funcionais principais de FPGA.

    Segundo as indicações de figura 4 acima, o software que corre no preto de BeagleBone gera testes padrões. Estes testes padrões são alimentados a FPGA na placa de LogiBone que usa o ônibus do GPMC do SOC do SI. Estes testes padrões são escritos a uma memória do duplo-porto que serva como um amortecedor de exposição. Finalmente um controlador de exposição lê os testes padrões fora da memória de porto duplo, desloca os dados na exposição, e permite os motoristas da fileira como necessários indicar a imagem. O todo o processo é repetido aproximadamente 200 por segundo das épocas e gera uma imagem de 32 x de 32 RGB com cor de 12 bocados sem nenhuma interação do processador central dos pretos de BeagleBone.

    Relação de GPMC

    O SI SOC tem uma relação programável da memória chamada o controlador de uso geral (GPMC) da memória. Esta relação é extremamente flexível. Pode operar-se em síncrono e os modos assíncronos e o sincronismo do ônibus são programáveis nos incrementos 10ns. O ônibus de GPMC será usado para transferir dados do pixel do software no preto de BeagleBone a FPGA na placa de LogiBone.

    Em nosso sistema, o GPMC é configurado para operar-se em seus endereço/modo de dados assíncronos, multiplexados. Neste modo, os ônibus do endereço e de dados são 16 bocados largamente. Isto permite um pixel inteiro de 12 bocados ser transferido do processador central no BBB a FPGA na placa de LogiBone em um único escreve a operação. Para obter mais informações sobre dos GPMC assíncronos, o modo multiplexado de operação, considera seções 7.1.3.3 .10.1.1 do manual técnico da referência dos microprocessadores de AM335x ARM® Cortex™-A8.

    Eu estou usando um circuito levemente diferente em FPGA para conectar ao ônibus de GPMC do que os projetos conservados em estoque de LogiBone. É um bocado mais lento do que o circuito do estoque VHDL, mas garante que cada um escreve do processador central sobre o ônibus de GPMC cria exatamente um escreve o pulso de estroboscópio à relação do registro dentro de FPGA. Porque é levemente mais lento do que o circuito conservado em estoque, exige o sincronismo alterado do ônibus e assim um arquivo feito sob encomenda da instalação da árvore do dispositivo. Figura 5 mostras abaixo o sincronismo do ônibus usando a relação alterada de GPMC para executar uma escrita a FPGA. Figura 6 mostras abaixo o sincronismo do ônibus usando a relação alterada de GPMC para executar lido de FPGA.

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    Figura 5. simulação de uma escrita ao alvo de GPMC usando os sincronismos alterados do ônibus.

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    Figura 6. simulação do lido do alvo de GPMC usando os sincronismos alterados do ônibus.

    Lida ou escreve o endereço é travada em um registro de terra arrendada provisório na borda de aumentação do sinal de GPMC_ADVN e os dados da escrita latached em seu próprio registro de terra arrendada provisório na borda de queda do sinal de GPMC_WEN. Isto exige usando o GPMC_ADVN e uma versão invertida dos sinais de dados de GPMC_WEN como pulsos de disparo. Tecnicamente, usar sinais de dados como pulsos de disparo é bruta. É realmente tão bruta, as ferramentas de Xilinx gerará um erro para esta circunstância. Mas você pode ajustar uma exceção no arquivo de UCF para que as redes e a síntese afetadas da força continue. Seria muito melhor usar o GPMC em seu modo síncrono, mas esta técnica é boa bastante para FPGA até que eu tenha o tempo para construir uma versão síncrono da relação, um modelo síncrono do ônibus de GPMC para a simulação, e aprenda como alterar mais a árvore do dispositivo.

    Além do que o travamento do endereço e escreva valores de dados nos registros de terra arrendada, o GPMC_CSN, GPMC_WEN, e os sinais de controles de GPMC_OEN são registrados e trazidos no domínio do pulso de disparo do 100MHz de FPGA. Uma vez no domínio do pulso de disparo de FPGA, os sinais de WEN e de OEN são bloqueados com o sinal de CSN e a borda detectada para detectar escreve ao alvo de GPCM e lê do alvo de GPMC. Quando lida ou escrever é detectada, os índices do endereço e redige registros de terra arrendada dos dados é capturada em registros no domínio do pulso de disparo do 100MHz de FPGA.

    A razão principal retardar o ônibus de GPMC contra o arquivo conservado em estoque da instalação da árvore do dispositivo era esticar o tempo que cada um destes sinais de controle é baixo ou alto pelo menos a 30ns garantir que as bordas dos sinais poderiam ser detectadas no domínio do pulso de disparo do 100MHz de FPGA. Isto igualmente garantiu que o endereço e os dados seriam estáveis em seus próprios registros de terra arrendada antes de mover os índices daqueles registros nos registros do endereço e dos dados que são cronometrados no domínio do pulso de disparo do 100MHz de FPGA.

    As saídas do alvo de GPMC são um ônibus que eu estou chamando o ônibus lento. O ônibus lento conecta o alvo de GPMC à relação do registro de FPGA. A figura 7 mostras um ônibus lento do exemplo escreve a operação. Figura 8 mostra a um exemplo a operação lida do ônibus lento.

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    A figura 7. simulação de um ônibus lento escreve.

    o sb_addr, o sb_wr, e o sb_wr_data serão válidos para exatamente um único impulso de relógio 100MHz cada vez que uma escrita ocorre no ônibus de GPMC. Quando a relação do registro considera o sb_wr afirmado, escreve o sb_wr_data no registro no sb_addr.

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    Figura 8. simulação de um ônibus lento lido.

    o sb_addr e o sb_rd serão válidos para exatamente um único impulso de relógio 100MHz cada vez que lido ocorre no ônibus de GPMC. A relação do registro considera que o sb_rd afirmado então deve retornar o valor do registro no sb_addr do endereço no ônibus do sb_rd_data no ciclo de pulso de disparo muito seguinte.

    Relação do registro

    A relação do registro é executada no nível superior de FPGA Verilog. A relação do registro define a vista que o software tem de FPGA. Lista abaixo da tabela 1 os registros em FPGA.

    Endereço de FPGA Endereço de BBB SOC Nome Descrição
    0x0000 0x0000 Registro 1 do teste de R/W Registro de leitura/gravação do teste. Escreva todo o valor a este registro. Lê o valor previamente escrito do retorno.
    0x0001 0x0002 Registro 2 do teste de R/W Registro de leitura/gravação do teste. Escreva todo o valor a este registro. Lê o valor previamente escrito do retorno.
    0x0002 0x0004 Registro 3 do teste de R/W Registro de leitura/gravação do teste. Escreva todo o valor a este registro. Lê o valor previamente escrito do retorno.
    0x0003 0x0006 Registro 4 do teste de R/W Registro de leitura/gravação do teste. Escreva todo o valor a este registro. Lê o valor previamente escrito do retorno.
    0x0004 0x0008 Registro de leitura apenas 1 do teste Registros de leitura apenas do teste. Lê valores duro-codificados retorno. Veja RTL para valores retornados.
    0x0005 0x000a Registro de leitura apenas 2 do teste Registros de leitura apenas do teste. Lê valores duro-codificados retorno. Veja RTL para valores retornados.
    0x0006 0x000c Registro de leitura apenas 3 do teste Registros de leitura apenas do teste. Lê valores duro-codificados retorno. Veja RTL para valores retornados.
    0x0007 0x000e Registro de leitura apenas 4 do teste Registros de leitura apenas do teste. Lê valores duro-codificados retorno. Veja RTL para valores retornados.
    0x0008 0x0010 Registro de endereço do amortecedor de exposição Escreve a este grupo de registro o ponteiro do endereço do amortecedor de exposição. O ponteiro do endereço do amortecedor de exposição aponta ao lugar na memória de amortecedor da exposição que será alterada quando um valor do pixel é escrito ao registro dos dados do amortecedor de exposição. Veja a seção de amortecedor da exposição deste documento para o arranjo dos pixéis na memória.
    0x0009 0x0012 Registro dos dados do amortecedor de exposição Escrevendo um valor do pixel a este registro escreve o valor do pixel ao amortecedor de exposição no endereço apontado pelo ponteiro do endereço do amortecedor de exposição. Depois que cada um escreve, o ponteiro do endereço do amortecedor de exposição está incrementado por um para apontar no pixel seguinte no amortecedor de exposição.
    0x000a 0x0014 Registro seleto do amortecedor de exposição 0 selecionam o amortecedor 0 para a exposição; 1 seleciona o amortecedor 1 para a exposição; Lê o retorno que o amortecedor está sendo indicado atualmente.

    Registros de FPGA da tabela 1.

    Amortecedores de exposição

    Os amortecedores de exposição são ram executadas do bloco de Xilinx do usinx configuradas como memórias do duplo-porto com lida assíncrona e escrevem portos. Primeiro RAM contém os amortecedores de exposição 0 e 1 para a metade superior da exposição. Segundo RAM contém os amortecedores de exposição 0 e 1 para a metade inferior da exposição. Estruturar as memórias para conter a metade da exposição cada um permite os pixéis nas fileiras 0 15 a ser lidos da memória no exato o mesmo pulso de disparo que os pixéis nas fileiras 16 31 estão lidos da memória.

    O amortecedor de exposição 0 é ficado situado no endereço 0x0000. O amortecedor de exposição 1 é ficado situado no endereço 0x0400. Cada amortecedor de exposição contém 1024 12 valores do RGB do bocado arranjados como 32 fileiras de 32 colunas. Dentro de cada amortecedor de exposição, o pixel do superior esquerdo é armazenado no offset 0, o pixel parte-direito é armazenado no offset 0x3ff. Os bocados 4 0 do offset do pixel são 0x00 para pixéis na coluna leftmost na exposição; os bocados 4 0 do offset do pixel são 0x1F para pixéis na coluna rightmost.

    Os pixéis são armazenados na memória como 12 valores do RGB do bocado. Estes valores são direitos-justiified armazenado. Os bocados 11 8 são o nível vermelho do pixel, os bocados 7 4 são o nível verde, e os bocados 3 0 são o nível azul.

    Motorista da exposição

    O motorista da exposição lê valores do pixel da memória, desloca aqueles valores à exposição, e os ciclos com as fileiras da exposição como necessário para executar o binário codificaram a modulação como descrito na teoria da seção da operação deste documento. O motorista da exposição é executado como uma máquina de estado. Cada estado executa uma etapa no processo do refrescamento. Quando essa etapa está completa, a máquina de estado move-se para o passo seguinte no processo.

    Figura 9 formas de onda abaixo da simulação das mostras para as saídas do controle e de dados para um valor de três fileiras de dados da exposição. O processo básico é anular a exposição, trava nos dados previamente deslocados, atualiza a fileira seleciona, unblank a exposição, deslocamento no grupo seguinte de dados do pixel, e espera então um temporizador da atualização para expirar. Isto é repetido quatro vezes para cada fileira. Se você examina a saída anulando, você observará que seu baixo período dobra três vezes dentro do período da saída para cada fileira da exposição. Este é o resultado de usar a modulação codificada binário para variar a intensidade de cada pixel.

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    Figura 9. formas de onda da simulação para as conexões da saída de dados da exposição.

    O software

    O software da demonstração usa o dispositivo de /dev/logibone_mem para comunicar-se com FPGA. O motorista para este dispositivo é parte da imagem conservada em estoque de LogiBone Ubuntu e seu módulo loadable do núcleo é instalado pelo roteiro de escudo alterado da instalação da árvore do dispositivo que é incluído no repositório de GitHub para o painel do diodo emissor de luz. (Mais neste assunto em uma seção mais atrasada.) Este motorista traça os registros em FPGA a uma parcela do espaço para endereço do processador central de BBB usando o GPMC. O GPMC traça normalmente a memória no espaço para endereço do processador central. Porque nosso FPGA olha como uma memória ao ônibus de GPMC, seus registros podem ser traçados no espaço para endereço do processador central demasiado. Consideravelmente fresco. Nenhuns SPI, I2C, etc.; apenas jejuam os acessos paralelos entre o processador central e o FPGA. Este espaço memória-traçado pode então ser alcançado abrindo o dispositivo de /dev/logbone_mem usando a ligação de controle aberta de biblioteca de C e lê e escreve a um registro em FPGA pode ser executado usando as ligações de controle de biblioteca de C do pread e do pwrite.

    Figura 10 abaixo é um diagrama de bloco da pilha de software da demonstração. No software da demonstração, o cano principal abre o dispositivo de /dev/logibone_mem, enche a memória de amortecedor global, gLevels, com toda preto, e chama então WriteLevels para escrever o amortecedor global à exposição e ao espaço livre a exposição. A exposição é cancelada uma vez, a função principal instantiates uma subclasse do teste padrão/animação tal como um círculo da irradiacão, um ruído do perlin, ou uma subclasse do colorwash. Esta subclasse é derivada de uma classe baixa do teste padrão genérico.

    A classe baixa do teste padrão genérico usa um construtor para ajustar a altura e a largura do teste padrão para gerar. As classes derivadas podem adicionar seus próprios argumentos a seus próprios construtores. A classe baixa igualmente tem dois funções, init e seguintes virtuais puros do membro, que quaisquer classes derivadas devem executar. A função do init prepara um teste padrão para ser indicada pela primeira vez. Restaura tipicamente toda a informação de estado de volta ao começo do teste padrão. A função seguinte calcula o quadro seguinte do teste padrão e escreve esse quadro ao amortecedor global dos gLevels.

    Depois que o cano principal instantiated a subclasse do teste padrão, chama o funciton do init da subclasse. O cano principal instala então um temporizador que execute em 50Hz e vá dormir. Quando o temporizador expira, uma função do alimentador do temporizador está chamada. As ligações de controle WriteLevels do alimentador do temporizador para escrever o quadro previamente computado nos gLevels ao amortecedor de exposição disponível seguinte em FPGA e fazem esse active do amortecedor de exposição. Escreve aos amortecedores de exposição de FPGA são executados usando os registros documentados no registro Interfacesection deste documento.

    Depois que WriteLevels terminou, a função seguinte do membro as ligações de controle do alimentador do temporizador do teste padrão. A função seguinte gera o quadro seguinte na animação, escreve esse quadro aos gLevels, e retorno-sem a chamada de WriteLevels. O alimentador do temporizador dorme então até que a próxima vez que o temporizador expira. Chamando WriteLevels antes do callingnext, a quantidade de tempo entre quadros indicados não variará mesmo se a quantidade de tempo que seguinte toma para executar varia entre quadros.

    Para que as animações corram lisamente, a função do alimentador do temporizador deve terminar a execução antes que o temporizador expire em seguida. Isto significa que cada quadro na animação deve tomar menos do que aproximadamente 20ms ao cálculo.

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    Figura 10. diagrama de bloco da pilha de software da demonstração.

    Conectando o hardware

    A exposição exige somente uma conexão de dados à placa de LogiBone FPGA e uma conexão de poder a uma fonte de alimentação de +3.3V operar-se. Estas conexões são detalhadas nas seções abaixo.

    Conexões de dados da exposição

    Figura 11 lista abaixo as conexões entre os conectores de PMOD e o conector da entrada de dados da exposição. Você precisará de fazer 16 conexões totalizar entre a placa de LogiBone e o painel de exposição. Treze destes são conexões de dados; três destes são terras. Você pode usar fios de ligação em ponte ou a placa de adaptador da PMOD-à-exposição. Se você usa fios de ligação em ponte, a fiação olhará algo como figura 12. Com a placa de adaptador, olhará algo como figura 13. Note que os pinos de conectores de PMOD estão numerados diferentemente do que os encabeçamentos dobro da fileira são numerados normalmente.

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    Figura 11. saídas do pino de conector de PMOD, conexões entre os conectores de PMOD e o conector da entrada da exposição, e o pino de conector da exposição para fora.

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    Figura 12. A placa de LogiBone FPGA conectou ao painel do diodo emissor de luz do RGB usando fios de ligação em ponte.

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    Figura 13. A placa de LogiBone FPGA conectou ao painel do diodo emissor de luz do RGB usando a placa de adaptador da PMOD-à-exposição.

    Conexão da fonte de alimentação da exposição

    Uma vez que os sinais de dados foram conectados, faça a conexão da fonte de alimentação à exposição. Figura 14 mostras abaixo os princípios. Usando o adaptador do jaque do tambor da C.C., conecte o terminal positivo da fonte de alimentação ao fio vermelho do chicote de fios do fio e conecte o terminal negativo da fonte de alimentação ao fio preto do chicote de fios do fio. Antes de conectar o chicote de fios do fio à exposição, use um medidor do volt para verificar a polaridade das conexões. Uma vez que você verificou a polaridade, desligue o poder e obstrua o chicote de fios do fio na exposição.

    Eu deixei os talões da pá no chicote de fios do fio porque eu planeio em usar a exposição em um projeto mais grande e não quero os remover até que eu esteja certo que eu não os preciso no projeto mais grande. Se você sae a pá arrasta sobre também, seja cuidadosa eles faz não acidentalmente curto a toda a outra eletrônica. Você pôde querer envolvê-los apenas para ter certeza com fita elétrica. Se você não precisa nem não quer os conectores da pá, sinta livre cortá-los fora, descasque um bocado da isolação fora dos fios, e conecte-os diretamente ao adaptador do jaque do tambor da C.C.

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    Figura 14. Conectando a fonte de alimentação ao diodo emissor de luz do RGB almofade usando um adaptador fêmea do jaque do tambor da C.C.

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